朗矽科技亮相国芯展 重磅发布《硅电容技术白皮书2.0》

　　近日，2026中国工博会集成电路展（国芯展）在国家会展中心（上海）举办。作为国内集成电路领域国家级行业盛会，本届国芯展汇聚300余家企业，聚焦先进封装、AI算力芯片、尖端无源器件等前沿赛道。朗矽科技CEO汪大祥受邀出席，发表《AI处理器供电网络与先进封装的深度融合》主题演讲，并现场重磅发布迭代升级的《硅电容技术白皮书2.0》，系统分享国产硅基无源器件在AI大算力时代的技术需求、实现路径、研发进展与产业化思考。

AI芯片垂直供电网络是系统工程

　　朗矽科技CEO汪大祥指出，随着AI算力爆发式增长，正把芯片供电推向物理极限。主流AI旗舰芯片功耗已迈入千瓦级，工作电压却在持续下探——NVIDIA已由2006年Tesla世代的1.30—1.35V降至2025年后Blackwell世代的0.65—0.80V。大电流与窄电压窗口叠加，让电源供电网络（PDN，power delivery network）面临三重挑战：

• 　　直流电阻压降：大电流流经极小电阻，即可产生不可忽视的电压损失；

• 　　瞬态电压波动：负载电流的快速跳变叠加寄生电感，引发电压剧烈波动；

• 　　电容放电压降：在电源稳压器响应之前，去耦电容需要高容值即时供电。

　　传统水平供电架构触及性能天花板，向PCB、基板、2.5D/3D等不同层级的垂直供电网络演进，已成为行业共识。

　　面向千瓦级AI大芯片，供电网络不再是孤立的板级设计问题，而是芯片、基板、先进封装和无源器件深度耦合的系统工程。3D硅电容（DTC，deep trench capacitor）凭借超低ESR/ESL、高电容密度、超薄可合封的特性，成为近芯去耦的核心解决方案，并开始作为飞跨电容大量应用于集成电压调节器（IVR，integrated voltage regulator）；片上磁芯电感，则是实现2.5D/3D IVR的关键拼图。二者协同，共同支撑下一代AI芯片垂直供电网络落地。

　　AI芯片垂直供电网络是人类芯片工程史上最复杂的挑战之一，面临背面供电技术、先进封装跨尺度热电力磁耦合与仿真、磁性材料工艺兼容性等多重技术挑战，需要产业链开放协作、联合攻关。朗矽科技将继续加大硅基无源器件研发投入，加速基板埋容、硅中介层集成DTC、片上磁芯电感等技术迭代与产品落地，不断完善白皮书等行业公共技术输出，为基于尖端无源器件和先进封装的AI芯片垂直供电网络发展持续发力。

《硅电容技术白皮书2.0》正式发布

　　本次现场发布的《硅电容技术白皮书2.0》在1.0版本基础上大幅扩充更新，主要涵盖五个方面：一是完整梳理硅电容技术演进脉络；二是补充硅电容对比MLCC陶瓷电容的实测数据；三是新增硅电容在传统基板埋容、玻璃基板集成、2.5D硅中介层集成、3D集成等前沿先进封装场景的技术方案、仿真模型与工程化案例；四是拓展高速光模块、功率半导体、航空航天、医疗电子等多元应用选型；五是增加热电仿真、可靠性测试、工艺兼容性、产业链协同开发指引等内容。

　　《硅电容技术白皮书2.0》为芯片设计公司、封装厂、基板厂、终端系统厂商提供一份完整可靠的选型参考与开发依据，进一步助力国产硅电容规模化导入算力产业链。

朗矽科技硅电容多形态覆盖垂直供电网络需求

　　公开资料显示，朗矽科技专注于硅基无源器件3D硅电容、硅电感及硅电阻设计、研发与销售。公司提供高容值密度、超低ESL与超薄化封装的硅电容，广泛应用于AI算力、服务器电源、光通信与先进封装场景。公司锚定垂直供电网络技术路线，致力于加速硅基无源器件与先进封装产业链融合。

　　朗矽硅电容基于深沟槽（DTC）工艺，具备“三小三高一稳”的综合特性：尺寸小、等效串联电阻（ESR）小、等效串联电感（ESL）小；电容密度高、高温性能好、高频性能好；无电压偏置效应。围绕垂直供电网络不同层级的落地路径，朗矽科技已形成表贴硅电容、基板埋容两大量产级产品线。表贴硅电容聚焦于封装内外的极高频去耦，而基板埋容方案则致力于封装基板内部的高密度集成，两类产品均已通过多家头部客户验证，以国际一流的关键参数水平实现国产替代。

　　面向中长期先进封装演进方向，公司多项研发项目有序推进：基板ABF层埋容产品处于联合研发阶段；硅电容与玻璃基板集成方案列入近期规划；2.5D硅中介层集成DTC已正式立项。硅电容正从单一表贴器件，走向与传统基板、玻璃基板和硅中介层的深度集成。

磁芯电感补齐2.5D/3D IVR国产拼图

　　在电感方向，朗矽科技同样取得阶段性进展：片上CZT（钴锆钽合金）磁芯电感目前处于原型流片验证阶段。

　　磁芯电感是直流降压电路的核心储能元件，也是2.5D/3D IVR乃至FIVR的关键元件。其电感密度比空心电感高达数十倍，并能有效约束磁场减小电磁干扰，是AI芯片供电网络的标配器件之一。朗矽科技的片上磁芯电感采用低温RDL工艺，与CMOS制程兼容，通过磁芯交错沉积分层设计有效降低涡流损耗。

　　目前国内片上磁芯电感整体尚处于实验室与专利布局阶段，朗矽科技呼吁产业链上下游共同投入工艺开发和联合验证，补齐2.5D/3D IVR的国产无源器件短板。这块“最后拼图”，需要相关产业链合力解决：设备、工艺、器件、芯片设计及封装。

从单一器件走向“器件—封装—系统共创”

　　朗矽科技秉持平台化发展视野，打破单一器件的局限，系统构建硅电容、硅电阻、硅电感及硅中介层的完整产品矩阵，并前瞻性布局远期IVR赛道。公司依托统一的硅基半导体工艺体系，一站式覆盖电源去耦、高频滤波、阻抗匹配以及集成电源管理等全栈场景。

　　公司累计取得数十项核心专利，产品型号超过200款，月产能超5亿颗，已量产及验证客户逾20家，在AI算力、高性能服务器、高速光模块领域实现批量交付，并已获得亿元级订单。

　　先进封装与高速高性能芯片时代，无源器件不再是简单选购的通用元器件，而演变为需要前置参与芯片与封装定义的关键协同要素。朗矽科技将产业协同前置到产品定义阶段，深度联动晶圆厂、封装厂、基板厂开展联合工艺适配与可靠性验证，打通从器件设计、工艺开发到封装导入的全链路，共同破解应力控制、热电联合仿真等现实工程难题，筑牢先进芯片生态的底层基石。